Monday, 27 April 2020

Semiconductor memories



๐ŸŒฟ๐ŸŒป๐ŸŒป๐ŸŒป๐ŸŒป๐ŸŒป๐ŸŒป๐ŸŒฟ

Dear Students

Welcome again all of you! Today we will deal with Semiconductor memories, which is again part of our PY1644 course in the CBCSS Physics syllabus (2014 revision) of Kerala University

For better view of the scripted lectures please click on the images posted below one by one.

Learn in lockdown with AKPCTA
Telegram Class at http://t.me/PY1644



เดกเดพเดฑเตเดฑเดพ เดธเต‚เด•เตเดทเดฟเดชเตเดชเตเดฎเดพเดฏเดฟ เดฌเดจเตเดงเดชเตเดชเต†เดŸเตเดŸเต เด’เดŸเตเดŸเดจเดตเดงเดฟ เดธเดพเด™เตเด•เต‡เดคเดฟเด• เดตเดฟเดฆเตเดฏเด™เตเด™เตพ เดจเดฟเดฒเดตเดฟเตฝ เด‰เดฃเตเดŸเต. เด…เดตเดฏเดฟเตฝ, electrical, optical, magnetic เดคเตเดŸเด™เตเด™เดฟเดฏ เดธเดพเด™เตเด•เต‡เดคเดฟเด• เดตเดฟเดฆเตเดฏเด•เดณเต†เดฒเตเดฒเดพเด‚ เดเดฑเดฟเดฏเตเด‚ เด•เตเดฑเดžเตเดžเตเด‚ เด‡เดจเตเดจเตเด‚ เด‰เดชเดฏเต‹เด—เดชเตเดชเต†เดŸเตเดคเตเดคเตเดจเตเดจเตเดฃเตเดŸเต.

เดฎเตเตปเด•เดพเดฒเด™เตเด™เดณเดฟเตฝ เดฎเดพเด—เตเดจเดฑเตเดฑเดฟเด•เต เดฐเต€เดคเดฟเดฏเดฟเดฒเดพเดฃเต เด•เต‚เดŸเตเดคเดฒเดพเดฏเตเด‚ เดกเดพเดฑเตเดฑเดพ เดธเต‚เด•เตเดทเดฟเด•เตเด•เดชเตเดชเต†เดŸเตเดŸเดคเต†เด™เตเด•เดฟเตฝ, เดชเตเดคเดฟเดฏ เด•เดพเดฒเด˜เดŸเตเดŸเดคเตเดคเดฟเตฝ เด…เตผเดฆเตเดงเดšเดพเดฒเด• เดธเดพเด™เตเด•เต‡เดคเดฟเด• เดตเดฟเดฆเตเดฏ เด…เดฅเดตเดพ semiconductor technology เด†เดฃเต เดตเตเดฏเดพเดชเด•เดฎเดพเดฏเดฟ เด‰เดชเดฏเต‹เด—เดคเตเดคเดฟเดฒเตเดณเตเดณเดคเต.


เดธเต†เดฎเดฟเด•เดฃเตเดŸเด•เตเดŸเตผ เดฎเต†เดฎเตเดฎเดฑเดฟเดฏเดฟเดฒเต† เด…เดŸเดฟเดธเตเดฅเดพเดจ เดฎเต†เดฎเตเดฎเดฑเดฟ เดธเต†เตฝ เด’เดฐเต flip flop เด†เดฃเต. เดชเดฒ flip flops เดšเต‡เตผเดคเตเดคเต เดฐเต‚เดชเดชเตเดชเต†เดŸเตเดคเตเดคเดฟเดฏ sequential circuits เด†เดฏ registers เด†เดฃเต เดˆ เดฎเต†เดฎเตเดฎเดฑเดฟ เดธเดพเด™เตเด•เต‡เดคเดฟเด• เดตเดฟเดฆเตเดฏเดฏเดฟเดฒเต† เดกเดพเดฑเตเดฑเดพ เดธเต‚เด•เตเดทเดฟเดชเตเดชเตเด•เดพเตผ. เด’เดฐเต register เตฝ เดŽเดคเตเดฐ เดฌเดฟเดฑเตเดฑเต เดกเดพเดฑเตเดฑเดพ เดธเต‚เด•เตเดทเดฟเด•เตเด•เดฃเดฎเต‹ เดฎเดฟเดจเดฟเดฎเด‚ เด…เดคเตเดฐเดฏเตเด‚ เดŽเดฃเตเดฃเด‚ flip flops เด…เดคเดฟเตฝ เด‰เดฃเตเดŸเดพเดฏเดฟเดฐเดฟเด•เตเด•เดฃเด‚. เด…เดคเตเดคเดฐเดคเตเดคเดฟเดฒเตŠเดฐเต sequential arrangement เดตเดดเดฟเดฏเดพเดฃเต registers fabricate เดšเต†เดฏเตเดคเดฟเดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต.


เด…เดŸเดฟเดธเตเดฅเดพเดจเดชเดฐเดฎเดพเดฏเดฟ Semiconductor memories เดจเต† RAM เดŽเดจเตเดจเตเด‚ ROM เดŽเดจเตเดจเตเด‚ เดฐเดฃเตเดŸเดพเดฏเดฟ เดคเดฐเด‚ เดคเดฟเดฐเดฟเด•เตเด•เดพเด‚. เดตเดฟเดตเดฟเดง เดคเดฐเด‚ RAM เดจเต‡เดฏเตเด‚ ROM เดจเต‡เดฏเตเด‚ เดธเด‚เดฌเดจเตเดงเดฟเดšเตเดšเต script เตฝ เดตเดฟเดถเด•เดฒเดจเด‚ เดจเดŸเดคเตเดคเดฟเดฏเดฟเดŸเตเดŸเตเดฃเตเดŸเต.











Hope you had enjoyed reading this lectures.  Thank you for being here! and feel free to contact for more requirements from your parts.

๐ŸŒท๐ŸŒท๐ŸŒท๐ŸŒท๐ŸŒท๐ŸŒท๐ŸŒท

Saturday, 25 April 2020

Flip flops



๐Ÿ€๐ŸŒผ๐ŸŒผ๐ŸŒผ๐ŸŒผ๐ŸŒผ๐ŸŒผ๐ŸŒผ๐Ÿ€

Dear students,
Welcome and have a nice day! In this session we will deal with flip flops, which is part of our PY1644 course as per CBCSS Physics syllabus (2014 revision) of Kerala University.

For better view of the scripted lectures, please click on the images one by one.

Learn in Lockdown with AKPCTA
Telegram Class at http://t.me/PY1644

(26/04/2020)

In the last session, we had studied the logic gates and combinational logic circuits in detail. For those who missed it, I  provide the link of that session below, please go through it.


Coming to this session, we discuss the next type of logic circuits and their elements. In fact, logic circuits are of two types. Combinational logic circuits and sequential logic circuits. เด‡เดคเดฟเตฝ combinational logic circuits เดจเต† เดธเด‚เดฌเดจเตเดงเดฟเดšเตเดšเต เด•เดดเดฟเดžเตเดž เดธเต†เดทเดจเดฟเตฝ เดจเดพเด‚ เดชเด เดฟเดšเตเดšเต เด•เดดเดฟเดžเตเดžเต. เด…เดคเดฟเดจเตเดฑเต† เดฒเดฟเด™เตเด•เต เด•เตŠเดŸเตเดคเตเดคเดฟเดŸเตเดŸเตเดฃเตเดŸเต. เดฌเต‡เดธเดฟเด•เต เดฒเต‹เดœเดฟเด•เต เด—เต‡เดฑเตเดฑเตเด•เดณเดพเดฏ AND, OR, NOT เดŽเดจเตเดจเดฟเดตเดฏเตเดŸเต† combination เดจเดฟเดฒเต‚เดŸเต† เด‡เดคเต เดธเดพเดงเตเดฏเดฎเดพเด•เตเด•เดพเดตเตเดจเตเดจเดคเดพเดฃเต. 

เดŽเดจเตเดจเดพเตฝ, sequential logic circuit เด•เตพ  timing and memory devices เด†เดฃเต. เด‡เดต flip flop เด•เดณเดพเตฝ เดจเดฟเตผเดฎเตเดฎเดฟเดคเดฎเดพเดฃเต. Flip flops เดŽเดจเตเดจเดพเตฝ bistable logic circuits เด†เดฃเต.

เดŽเดจเตเดคเต เด•เตŠเดฃเตเดŸเดพเดฃเต flip flops เด’เดฐเต memory element เด†เด•เตเดจเตเดจเดคเต เดŽเดจเตเดจ เดตเดธเตเดคเตเดค เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฟเดฏเดฟเดŸเตเดŸเต เดตเต‡เดฃเด‚ เดตเดฟเดตเดฟเดง เดคเดฐเด‚ flip-flops เดจเต† เดธเด‚เดฌเดจเตเดงเดฟเดšเตเดšเตเด‚ เด“เดฐเต‹เดจเตเดจเดฟเดจเตเดฑเต†เดฏเตเด‚ เดชเตเดฐเดตเตผเดคเตเดคเดจเดคเตเดคเต‡เดฏเตเด‚ เดจเต‡เดŸเตเดŸเดคเตเดคเต‡เดฏเตเด‚ เด•เต‹เดŸเตเดŸเดคเตเดคเต‡เดฏเตเด‚ เด†เดธเตเดชเดฆเดฎเดพเด•เตเด•เดฟเดฏเตŠเด•เตเด•เต† เดชเด เดฟเดฏเตเด•เตเด•เดพเตป .

เดจเดฎเตเด•เตเด•เดฑเดฟเดฏเดพเด‚ เดกเดฟเดœเดฟเดฑเตเดฑเตฝ เดธเดพเด™เตเด•เต‡เดคเดฟเด• เดตเดฟเดฆเตเดฏเดฏเดฟเตฝ เดกเดพเดฑเตเดฑเดพ เดธเต‚เด•เตเดทเดฟเด•เตเด•เดชเตเดชเต†เดŸเตเดจเตเดจเดคเต เดฌเดฟเดฑเตเดฑเตเด•เดณเตเดŸเต† เดฐเต‚เดชเดคเตเดคเดฟเดฒเดพเดฃเต. Binary digital technology เด†เดฃเต เดจเดพเด‚ เด•เตˆเด•เดพเดฐเตเดฏเด‚ เดšเต†เดฏเตเดฏเตเดจเตเดจเดคเต†เด™เตเด•เดฟเตฝ, เดจเดฎเตเด•เตเด•เดฑเดฟเดฏเดพเด‚ เด…เดตเดฟเดŸเต† เดฐเดฃเตเดŸเต เดฌเดฟเดฑเตเดฑเตเด•เตพ เดฎเดพเดคเตเดฐเดฎเดพเดฃเตเดณเตเดณเดคเต. เด…เดต 1 เด‰เด‚ 0 เดตเตเด‚ เด†เดฃเต. เดˆ เด’เดจเตเดจเดฟเดจเตเดฑเต‡เดฏเตเด‚ เดชเต‚เดœเตเดฏเดคเตเดคเดฟเดจเตเดฑเต‡เดฏเตเด‚ เดชเดฒ permutations and combinations เดตเดดเดฟ เดจเดฎเตเด•เตเด•เต เดตเดฟเดตเดฐเด™เตเด™เตพ เดกเดพเดฑเตเดฑเด•เตพ เด†เดฏเดฟ เดธเต‚เด•เตเดทเดฟเด•เตเด•เดพเด‚. 

เด‰เดฆเดพเดนเดฐเดฃเดคเตเดคเดฟเดจเต, 8 เดŽเดจเตเดจ decimal number เดจเต เดคเตเดฒเตเดฏเดฎเดพเดฏ binary data 1000 เด†เดฃเต . เด…เดคเตเดชเต‹เดฒเต†, 10 เดจเต เดคเตเดฒเตเดฏเดฎเดพเดฏเดคเต 1010 เด†เดฃเดจเตเดจเตเด‚ เดจเดฎเตเด•เตเด•เดฑเดฟเดฏเดพเด‚. เด’เดฐเต flip flop binary เดฐเต‚เดชเดคเตเดคเดฟเดฒเตเดณเตเดณ เดฐเดฃเตเดŸเต outputs เดคเดฐเตเดฎเต†เดจเตเดจเดฟเดฐเดฟเดฏเตเด•เตเด•เต†, เดฐเดฃเตเดŸเต flip-flop เด•เดณเต† เด’เดฐเต sequential เดฐเต€เดคเดฟเดฏเดฟเตฝ arrange เดšเต†เดฏเตเดคเต เดธเตผเด•เตเดฏเต‚เดŸเตเดŸเดพเด•เตเด•เดฟเดฏเดพเตฝ, เด…เดตเดฏเตเดŸเต† เด”เดŸเตเดŸเตเดชเตเดŸเตเดŸเตเด•เตพ เดฎเต‡เตฝ เดธเต‚เดšเดฟเดชเตเดชเดฟเดšเตเดš เดจเดฎเตเดชเดฑเตเด•เตพเด•เตเด•เต เดธเดฎเดพเดจเดฎเดพเดฏ เดฌเตˆเดจเดฑเดฟ เดฌเดฟเดฑเตเดฑเตเด•เดณเตเดŸเต† เด•เตเดฐเดฎเดคเตเดคเดฟเตฝ เดฐเต‚เดชเดชเตเดชเต†เดŸเตเดคเตเดคเตเด• เดตเดดเดฟ เดกเดพเดฑเตเดฑเดพ เดธเตเดฑเตเดฑเต‹เดฑเต‡เดœเต เดธเดพเดงเตเดฏเดฎเดพเด•เตเดจเตเดจเต เดŽเดจเตเดจเต เดตเดณเดฐเต† เดชเตเดฐเดพเดฅเดฎเดฟเด•เดฎเดพเดฏเดฟ เด…เดจเตเดฎเดพเดจเดฟเดฏเตเด•เตเด•เดพเด‚. Registers เดจเต† เดธเด‚เดฌเดจเตเดงเดฟเดงเดฟเดšเตเดšเต เดชเด เดฟเดฏเตเด•เตเด•เตเดฎเตเดชเต‹เดดเต† เด…เดคเต เด•เต‚เดŸเตเดคเตฝ เดตเดฟเดถเดฆเดฎเดพเด•เตเด•เดพเตป เดธเดพเดงเดฟเด•เตเด•เต. เด‡เตปเดชเตเดŸเตเดŸเต เด•เดฃเตเดŸเต€เดทเดจเตเด•เดณเดฟเตฝ เดตเต‡เดฃเตเดŸ เดฎเดพเดฑเตเดฑเด™เตเด™เตพ เดตเดฐเตเดคเตเดคเดฟ เด”เดŸเตเดŸเตเดชเตเดŸเตเดŸเต เดฌเดฟเดฑเตเดฑเตเด•เดณเต† เดตเต‡เดฃเตเดŸ เด•เตเดฐเดฎเดคเตเดคเดฟเตฝ เดฐเต‚เดชเดชเตเดชเต†เดŸเตเดคเตเดคเดพเตป เดธเดพเดงเดฟเด•เตเด•เตเดฎเต†เดจเตเดจเดคเดพเดฃเต เด“เดฐเต‹ flip-flop เดจเตเดฑเต‡เดฏเตเด‚ เดชเตเดฐเดคเตเดฏเต‡เด•เดค. 

เด‡เด™เตเด™เดจเต† เดธเตเดฑเตเดฑเต‹เตผ เดšเต†เดฏเตเดฏเดชเตเดชเต†เดŸเตเดจเตเดจ เดกเดพเดฑเตเดฑเดพ เดŽเดคเตเดฐ เดธเดฎเดฏเด‚ เดตเดฐเต† เดธเต‚เด•เตเดทเดฟเด•เตเด•เดฃเดฎเต†เดจเตเดจเตเด‚ เดŽเดชเตเดชเต‹เตพ change เดšเต†เดฏเตเดฏเดฃเดฎเต†เดจเตเดจเตเด‚ เดคเต€เดฐเตเดฎเดพเดจเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต input state เด•เดณเตเด‚ previous output state เด•เดณเตเด‚ เดธเด‚เดฏเตเด•เตเดคเดฎเดพเดฏเดฟเดŸเตเดŸเดพเดฃเต. Input state เด•เดณเตเดŸเต† เดจเดฟเดฏเดจเตเดคเตเดฐเดฃเด‚ user เดŸเต† เด•เตˆเดตเดถเดฎเดพเดฃเด™เตเด•เดฟเตฝ, user requirements เด…เดจเตเดธเดฐเดฟเดšเตเดšเต 
previous out put states เดจเต†เดฏเตเด‚ เด†เดธเตเดชเดฆเดฎเดพเด•เตเด•เดฟ เดกเดพเดฑเตเดฑเดพ store เดšเต†เดฏเตเดฏเดชเตเดชเต†เดŸเตเด‚. เดšเดฟเดฒ flip flop เด•เดณเดฟเตฝ input data เดฏเตเด•เตเด•เต เดฎเตเด•เดณเดฟเตฝ เด’เดฐเต clock pulse เดตเดดเดฟเดฏเตเด‚ out put state เดจเต† เดจเดฟเตผเดฃเตเดฃเดฏเดฟเด•เตเด•เดพเตป เดธเดพเดงเดฟเด•เตเด•เตเด‚. เด…เดคเตเดคเดฐเด‚ เด˜เดŸเตเดŸเด™เตเด™เดณเดฟเตฝ clock pulse เดฎเดพเดฏเดฟ input เด‰เด‚ previous output เด‰เด‚ synchronous เดšเต†เดฏเตเดคเดพเตฝ เดฎเดพเดคเตเดฐเดฎเต‡ เดชเตเดคเดฟเดฏ out put states เดจเต† เดจเดฟเตผเดฃเตเดฃเดฏเดฟเด•เตเด•เดพเตป เดธเดพเดงเดฟเด•เตเด•เตเดณเตเดณเต. เดชเตเดฐเดพเดฅเดฎเดฟเด•เดฎเดพเดฏเดฟ เด‡เดคเตเดฐเดฏเตเด‚ เด•เดพเดฐเตเดฏเด™เตเด™เตพ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฟ เดตเต‡เดฃเด‚ เดตเดฟเดถเดฆเดฎเดพเดฏ เดชเด เดจเดคเตเดคเดฟเดฒเต‡เดฏเตเด•เตเด•เต เด•เดŸเด•เตเด•เดพเตป.


Bistable elements เตฝ เด‰เตพเดชเตเดชเต†เดŸเตเดจเตเดจเดตเดฏเดพเดฃเต 
Latches. NAND gates เดฎเดพเดคเตเดฐเดฎเดพเดฏเดฟ เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเตเด‚ เด…เดฒเตเดฒเด™เตเด•เดฟเตฝ NOR gates เดฎเดพเดคเตเดฐเดฎเดพเดฏเดฟ เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเตเด‚ latches design เดšเต†เดฏเตเดฏเดพเด‚. เดฐเดฃเตเดŸเดฟเดŸเดคเตเดคเตเด‚ เดฐเดฃเตเดŸเต เดตเต€เดคเด‚ เด—เต‡เดฑเตเดฑเตเด•เตพ เด‰เดชเดฏเต‹เด—เดฟเด•เตเด•เตเดจเตเดจเตเดฃเตเดŸเต. เดธเตเด•เตเดฐเดฟเดชเตเดฑเตเดฑเดฟเดฒเต† เดšเดฟเดคเตเดฐเด™เตเด™เตพ เดชเดฐเดฟเดถเต‹เดงเดฟเดšเตเดšเดพเตฝ เดตเตเดฏเด•เตเดคเดฎเดพเด•เตเด‚.

 เด’เดฐเต เดธเตผเด•เตเดฏเต‚เดŸเตเดŸเดฟเดฒเต† เดฐเดฃเตเดŸเต เด—เต‡เดฑเตเดฑเตเด•เดณเตเดŸเต‡เดฏเตเด‚ เด”เดŸเตเดŸเตเดชเตเดŸเตเดŸเต เด†เดฆเตเดฏเด‚ เดธเต†เดฑเตเดฑเต เดšเต†เดฏเตเดฏเตเดจเตเดจเต (by some means). เด…เดคเต‡ เดชเต‹เดฒเต† เด“เดฐเต‹ เด—เต‡เดฑเตเดฑเดฟเดฒเต‡เดฏเตเด‚ เด’เดฐเต เด‡เตปเดชเตเดŸเตเดŸเตเด‚ เดธเต†เดฑเตเดฑเต เดšเต†เดฏเตเดฏเตเดจเตเดจเต ( R & S)! เด“เดฐเต‹ เด—เต‡เดฑเตเดฑเดฟเดจเตเดฑเต‡เดฏเตเด‚ เดฐเดฃเตเดŸเดพเดฎเดคเตเดคเต† เด‡เตปเดชเตเดŸเตเดŸเต เด†เดฏเดฟ เดฐเดฃเตเดŸเต เด—เต‡เดฑเตเดฑเตเด•เดณเตเดŸเต‡เดฏเตเด‚ เดจเดฟเดฒเดตเดฟเดฒเต† เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเดฟเดจเต† เดชเดฐเดธเตเดชเดฐเด‚ exchange change เดšเต†เดฏเตเดคเต เด•เตŠเดŸเตเด•เตเด•เตเดจเตเดจเต ( เดšเดฟเดคเตเดฐเด‚ เดชเดฐเดฟเดถเต‹เดงเดฟเดฏเตเด•เตเด•เตเด•). เดคเตเดŸเตผเดจเตเดจเต,  เด“เดฐเต‹ เด—เต‡เดฑเตเดฑเดฟเดฒเต‡เดฏเตเด‚ เดฐเดฃเตเดŸเต เด‡เตปเดชเตเดŸเตเดŸเตเด•เดณเตเด‚ เดฒเต‹เดœเดฟเด•เต เด“เดชเตเดชเดฑเต‡เดทเดจเตเด•เตพเด•เตเด•เต เดตเดฟเดงเต‡เดฏเดฎเดพเดฏเดฟ (NAND / NOR) เดชเตเดคเดฟเดฏ เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเตเด•เตพ (SET (1) & RESET (0)) เดจเตฝเด•เตเดจเตเดจเต. เดˆ เดชเตเดฐเด•เตเดฐเดฟเดฏ เดคเตเดŸเดฐเตเดจเตเดจเดคเดฟเดจเดจเตเดธเดฐเดฟเดšเตเดšเต latches เดจเดฟเดฐเดจเตเดคเดฐเด‚ เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเตเด•เตพ เดจเตฝเด•เดฟ เด•เตŠเดฃเตเดŸเต‡ เด‡เดฐเดฟเดฏเตเด•เตเด•เตเด‚. 

เดšเตเดฐเตเด•เตเด•เดคเตเดคเดฟเตฝ, เดชเตเดคเดฟเดฏ  เด‡เตปเดชเตเดŸเตเดŸเต เด•เดฃเตเดŸเต€เดทเดจเตเด•เตพเด•เตเด•เตเด‚ เดจเดฟเดฒเดตเดฟเดฒเต† เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเดฟเดจเตเด‚  เดตเดฟเดงเต‡เดฏเดฎเดพเดฏเดฟ  เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเต เดฎเดพเดฑเตเดฑเดฎเดฟเดฒเตเดฒเดพเดคเต† เดคเตเดŸเดฐเตเด•เดฏเต‹, เดฎเดพเดฑเตเดฑเด™เตเด™เตพเด•เตเด•เต เดตเดฟเดงเต‡เดฏเดฎเดพเด•เตเด•เดฏเต‹ เดšเต†เดฏเตเดฏเดพเด‚! เด…เดคเตเด•เตŠเดฃเตเดŸเต เดคเดจเตเดจเต† เด‡เดตเดฏเต† เด’เดฐเต เดฎเต†เดฎเตเดฎเดฑเดฟ เดกเดฟเดตเตˆเดธเต เด†เดฏเดฟ เด‰เดชเดฏเต‹เด—เดฟเดฏเตเด•เตเด•เดพเด‚ . เดˆ เด†เดถเดฏเด‚ เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเต, latches เดจเตเดฑเต† เดฒเต‹เดœเดฟเด•เต เดธเตผเด•เตเดฏเต‚เดŸเตเดŸเตเด‚ เดŸเตเดฐเต‚เดคเตเดคเต เดŸเต‡เดฌเดฟเดณเตเด‚ เดตเตเดฏเด•เตเดคเดฎเดพเดฏเดฟ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เตเด•. 

Initial input condition เด†เดฏ R=0, S=0 เด‡เดต เดตเต€เดฃเตเดŸเตเด‚ เด†เดตเตผเดคเตเดคเดฟเด•เตเด•เดฃเดฎเต†เดจเตเดจเดฟเดฒเตเดฒ. เด’เดฐเต latch เดจเต เดธเดฎเดพเดจเดฎเดพเดฏเดฟเดคเตเดคเดจเตเดจเต†เดฏเดพเดฃเต RS flip flops function เดšเต†เดฏเตเดฏเตเดจเตเดจเดคเต. เด…เดตเดฏเตเดŸเต† timing diagram เดธเตเด•เตเดฐเดฟเดชเตเดฑเตเดฑเดฟเตฝ เดจเดฟเดจเตเดจเตเด‚ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เตเด•! Timing diagram เดŽเดจเตเดจเดพเตฝ เด’เดฐเต truth table เดจเตเดฑเต† graphical representation เด†เดฃเต. Timing diagram เดคเตเดคเดฟเตฝ เดจเดฟเดจเตเดจเตเด‚ เดˆ bistable device เดจเตเดฑ เดฐเดฃเตเดŸเต stable outputs เด†เดฏ HIGH (1) & LOW (0) เด•เดฟเดŸเตเดŸเดพเดจเตเดณเตเดณ input conditions เดตเตเดฏเด•เตเดคเดฎเดพเดฃเต. เด’เดฐเต NAND latch RS flip-flop เดจเต† เดธเด‚เดฌเดจเตเดงเดฟเดšเตเดšเดฟเดŸเดคเตเดคเต‹เดณเด‚, output เตฝ 1 เดŽเดจเตเดจ binary bit เด†เดฃเต store เดšเต†เดฏเตเดฏเต‡เดฃเตเดŸเดคเต†เด™เตเด•เดฟเตฝ , เด‡เตปเดชเตเดŸเตเดŸเดฟเตฝ R=0, S=1 เดŽเดจเตเดจเต เดธเต†เดฑเตเดฑเต เดšเต†เดฏเตเดฏเดฃเด‚. เด…เดคเต‡เดชเต‹เดฒเต†, 0 เด†เดฃเต เด”เดŸเตเดŸเตเดชเตเดŸเตเดŸเดฟเตฝ เดธเตเดฑเตเดฑเต‹เตผ เดšเต†เดฏเตเดฏเต‡เดฃเตเดŸเดคเต†เด™เตเด•เดฟเตฝ, เด‡เตปเดชเตเดŸเตเดŸเดฟเตฝ R= 1, S= 0 เดŽเดจเตเดจเตเด‚ เดธเต†เดฑเตเดฑเต เดšเต†เดฏเตเดฏเดฃเด‚.

Synchronous เด…เดฅเดตเดพ clocked RS Flip flop เดฒเต‡เดฏเตเด•เตเด•เต เดตเดฐเตเดฎเตเดชเต‹เตพ, เดคเตŠเดŸเตเดŸเต เดฎเตเตปเดชเต‡ เดชเตเดฐเดคเดฟเดชเดพเดฆเดฟเดšเตเดš asynchronous or unclocked RS flip flop เตฝ เดจเดฟเดจเตเดจเตเด‚ เดตเตเดฏเดคเตเดฏเดธเตเดคเดฎเดพเดฏเดฟ เด’เดฐเต square wave clock pulse input (CLK) เด…เดงเดฟเด•เดฎเดพเดฏเดฟ เดตเดฐเตเดจเตเดจเต! Clock pulse HIGH เด†เด•เตเดจเตเดจ condition เดจเดฟเตฝ เดฎเดพเดคเตเดฐเดฎเต‡ เดˆ flip flop เด‰เดชเดฏเต‹เด—เดคเตเดคเดฟเดจเดพเดฏเดฟ เดชเตเดฐเดตเตผเดคเตเดคเดจ เดธเดœเตเดœเดฎเดพเด•เต! เด‡เตปเดชเตเดŸเตเดŸเดฟเดฒเต† เดฎเดพเดฑเตเดฑเด™เตเด™เตพ เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเดฟเตฝ เดชเตเดฐเดคเดฟเดซเดฒเดฟเดชเตเดชเดฟเด•เตเด•เดฃเดฎเต†เด™เตเด•เดฟเตฝ เด’เดฐเต Complete clock pulse เดชเต‚เตผเดคเตเดคเต€เด•เดฐเดฟเดฏเตเด•เตเด•เตเด•เตเด•เตเดจเตเดจเดคเดฟเดจเตเดฑเต† เดธเดฎเดฏเดฎเต†เดŸเตเด•เตเด•เตเด‚. Logic diagram, symbol, truth table, timing diagram เดŽเดจเตเดจเดฟเดต script เตฝ เดจเดฟเดจเตเดจเตเด‚ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เตเด•!

RS flip flop เดจเตเดฑเต† เด’เดฐเต เดชเตเดฐเดงเดพเดจ เด•เต‹เดŸเตเดŸเด‚, เด”เดŸเตเดŸเต เดชเตเดŸเตเดŸเดฟเตฝ เด’เดฐเต binary bit เดธเตเดฑเตเดฑเต‹เตผ เดšเต†เดฏเตเดฏเดพเตป เดฐเดฃเตเดŸเต เด‡เตปเดชเตเดŸเตเดŸเตเด•เตพ เดธเต†เดฑเตเดฑเต เดšเต†เดฏเตเดฏเดฃเดฎเต†เดจเตเดจเดคเดพเดฃเต . เด…เดคเต†เด™เตเด™เดจเต†เดฏเดพเดฃเดจเตเดจเต เดจเดพเด‚ เดจเต‡เดฐเดคเตเดคเต† เดตเดฟเดถเดฆเต€เด•เดฐเดฟเดšเตเดšเต. เดˆ เดชเต‹เดฐเดพเดฏเตเดฎ เดชเดฐเดฟเดนเดฐเดฟเดšเตเดšเต เด•เตŠเดฃเตเดŸเต เดชเตเดคเดฟเดฏ เด’เดฐเต flip flop เดชเดฐเดฟเดšเดฏเดชเตเดชเต†เดŸเตเดคเตเดคเตเดจเตเดจเต; เด…เดคเดฟเดจเตเดฑเต† เดชเต‡เดฐเดพเดฃเต D flip flop เด…เดฅเดตเดพ Delay flip-flop. เด‡เดตเดฟเดŸเต† clock pulse เด•เต‚เดŸเดพเดคเต† เด’เดฐเต เด‡เตปเดชเตเดŸเตเดŸเดฟเดจเตเดฑเต† เด†เดตเดถเตเดฏเดฎเต‡ เดตเดฐเตเดจเตเดจเตเดณเตเดณเต, เด† เด‡เตปเดชเตเดŸเตเดŸเดฟเดจเต† D เด‡เตปเดชเตเดŸเตเดŸเต เดŽเดจเตเดจเตเด‚ เดตเดฟเดณเดฟเดฏเตเด•เตเด•เตเด•เตเด•เตเดจเตเดจเต. Script เตฝ เดจเดฟเดจเตเดจเตเด‚ D flip-flop เดจเตเดฑเต† logic diagram, logic symbol, truth table, timing diagram เดŽเดจเตเดจเดฟเดต เดตเตเดฏเด•เตเดคเดฎเดพเดฏเดฟ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เตเด•!





เด‡เดจเดฟ เดจเดพเด‚ เดชเต‹เด•เตเดจเตเดจเดคเต, universal flip flop เดŽเดจเตเดจเดฑเดฟเดฏเดชเตเดชเต†เดŸเตเดจเตเดจ JK flip flop เดฒเต‡เดฏเตเด•เตเด•เดพเดฃเต. เด…เด™เตเด™เดจเต† เด…เดฑเดฟเดฏเดชเตเดชเต†เดŸเดพเตป เด•เดพเดฐเดฃเด‚ JK flip flop เดฎเดฑเตเดฑเต†เดฒเตเดฒเดพ flip flop เด•เดณเตเดŸเต‡เดฏเตเด‚ เดธเดตเดฟเดถเต‡เดทเดคเด•เตพ เด‰เตพเด•เตเด•เตŠเดณเตเดณเตเดจเตเดจเดต เด†เดฏเดคเดฟเดจเดพเดฒเดพเดฃเต.  เดˆ flip flop เดจเต† เด’เดฐเต RS refined or redefined flip flop เดŽเดจเตเดจเตเด‚ เดชเดฑเดฏเดพเด‚. เดˆ flip flop เตฝ เดจเดฟเดจเตเดจเตเด‚ D flip flop เดฒเต‡เดฏเตเด•เตเด•เตเด‚ , เด‡เดจเดฟ เดชเด เดฟเดฏเตเด•เตเด•เดพเตป เดชเต‹เด•เตเดจเตเดจ T flip flop เดฒเต‡เดฏเตเด•เตเด•เตเด‚ เดตเดณเดฐเต† เดŽเดณเตเดชเตเดชเดคเตเดคเดฟเตฝ เดฎเดพเดฑเดพเด‚. R=S=1 เดŽเดจเตเดจ input condition, เด’เดฐเต RS flip-flop เดจเตเดฑเต† output เดจเต† เดชเตเดฐเดตเดšเดจเดพเดคเต€เดคเดฎเดพเด•เตเด•เตเดฎเตเดชเต‹เตพ, J=K=1 เดŽเดจเตเดจ input condition (clock pulse HIGH), JK flip flop เตฝ output เดตเตเดฏเด•เตเดคเดฎเดพเดฏเดฟ เดจเตฝเด•เตเดจเตเดจเต. เด† output เดคเตŠเดŸเตเดŸเต เดฎเตเตปเดชเดคเตเดคเต† state เดฒเต† output เดจเต complement (toggle) เด‰เด‚ เด†เดฏเดฟเดฐเดฟเดฏเตเด•เตเด•เตเด‚. เด…เดคเดพเดฏเดคเต RS flip-flop เดฒเต† unpredictable state เดจเต† JK flip-flop , redefine เดšเต†เดฏเตเดฏเตเดจเตเดจเต เดŽเดจเตเดจเต เดธเดพเดฐเด‚. Script เตฝ, logic diagram, logic symbol, truth table เดŽเดจเตเดจเดฟเดต เด•เตƒเดคเตเดฏเดฎเดพเดฏเตเด‚ เดธเตเดชเดทเตเดŸเดฎเดพเดตเตเด‚ เดจเตฝเด•เดฟเดฏเดฟเดŸเตเดŸเตเดฃเตเดŸเต. เด…เดต เด‡เดชเตเดชเต‹เตพ เดจเตฝเด•เดฟเดฏ เดตเดฟเดถเดฆเต€เด•เดฐเดฃเดคเตเดคเดฟเดจเตเดฑเต† เด…เดŸเดฟเดธเตเดฅเดพเดจเดคเตเดคเดฟเตฝ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฟ เดชเด เดฟเดฏเตเด•เตเด•เตเด•!



เด…เดŸเตเดคเตเดคเดคเดพเดฏเดฟ Master-Slave JK flip flop เด†เดฃเต. เด‡เดตเดฟเดŸเต†, เดฐเดฃเตเดŸเต clocked JK flip-flop เด•เดณเดฟเตฝ เด’เดจเตเดจเต Master เด†เดฏเตเด‚ เดฎเดฑเตเดฑเต‡เดคเต Slave เด†เดฏเตเด‚ เดตเตผเดคเตเดคเดฟเดฏเตเด•เตเด•เตเดจเตเดจเต. Clock input HIGH เด†เด•เตเดฎเตเดชเต‹เตพ Master เด‰เด‚ LOW เด†เด•เตเดฎเตเดชเต‹เตพ slave เด‰เด‚ active เด†เด•เตเดจเตเดจเต. เด’เดฐเต clock pulse เดจเตเดฑเต† เด…เดตเดธเดพเดจเด‚, final output , slave flip-flop เดจเตเดฑเต† output เตฝ เดฒเดญเดฟเดฏเตเด•เตเด•เตเดจเตเดจเต. Input condition เดจเตเด•เตพเด•เตเด•เต เดตเดฟเดงเต‡เดฏเดฎเดพเดฏเดฟ SET (1), RESET(0), toggle เดŽเดจเตเดจเต€ output เด•เตพ เดฒเดญเดฟเดฏเตเด•เตเด•เตเดจเตเดจเต. Logic diagram, logic circuit, truth table, timing diagram เดŽเดจเตเดจเดฟเดต เด‡เดตเดฟเดŸเต† เดตเดฟเดตเดฐเดฟเดšเตเดšเดคเดฟเดจเตเดฑเต† เดตเต†เดณเดฟเดšเตเดšเดคเตเดคเดฟเตฝ script เดตเดพเดฏเดฟเดšเตเดšเต  เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฟ เดชเด เดฟเดฏเตเด•เตเด•เตเด•.





T flip-flop เดŽเดจเตเดจเดพเตฝ toggle flip flop เดŽเดจเตเดจเดพเดฃเต. D flip flop เดจเต† เดชเตเดชเต‹เดฒเต† clock pulse เด•เต‚เดŸเดพเดคเต† เด’เดฐเตŠเดฑเตเดฑ input เดฎเดพเดคเตเดฐเดฎเต‡ T flip flop เดจเตเดณเตเดณเต ! Input เดฎเดพเดฑเตเดจเตเดจเดคเดฟเดจเต เด…เดจเตเดธเดฐเดฟเดšเตเดšเต output toggle เดšเต†เดฏเตเดฏเตเดจเตเดจเต. เด…เดคเดพเดฏเดคเต, output เดคเตŠเดŸเตเดŸเต เดฎเตเดจเตเดจเดคเตเดคเต† state เดจเตเดฑเต† output เดจเต เดจเต‡เตผ complement เด†เดฏเดฟเดฐเดฟเดฏเตเด•เตเด•เตเด‚. Logic diagram, symbol, truth table, input-output wave form เด‡เดต เด•เตƒเดคเตเดฏเดฎเดพเดฏเดฟ script เตฝ เด‰เตพเดชเตเดชเต†เดŸเตเดคเตเดคเดฟเดฏเดฟเดŸเตเดŸเตเดฃเตเดŸเต. Waveform เตฝ top square wave เดจเต† T (input) เดŽเดจเตเดจเตเด‚ เดคเดพเดดเต†เดฏเตเดณเตเดณเดตเดฏเต† Q, Qcomplement (out puts) เดŽเดจเตเดจเตเด‚ เดฏเดฅเดพเด•เตเดฐเดฎเด‚ เดตเดพเดฏเดฟเด•เตเด•เตเด•!



เดตเดฟเดตเดฟเดง flip flop เด•เดณเตเดŸเต† เด’เดฐเต เดธเด‚เด•เตเดทเดฟเดชเตเดค เดฐเต‚เดชเด‚ เดšเตเดตเดŸเต† เดšเต‡เตผเด•เตเด•เตเดจเตเดจเต.


Thank you for being here. We will see again with another session of lectures regarding the semiconductor memory devices. Till then bye!

๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ๐ŸŒฒ






Wednesday, 22 April 2020

Lectures on Logic Gates and Logic Circuits



๐ŸŒธ๐ŸŒธ๐ŸŒธ

Dear Students, 

A warm welcome to all of you who are attending this session. In fact, this session focuses on the lectures related to basic logic operations, logic gates and their combinational circuites in accordance with the PY1644 course of the sixth semester CBCSS  Physics syllabus (2014 revision) by University of Kerala. 

For better view of scripted lectures, please click on the images posted below one by one.

#Learn in lockdown with AKPCTA
Telegram Class at https://t.me/PY1644

(23 April 2020)


Let's first start with boolean algebra! เดˆ algebra เดฏเต† เดฎเดฑเตเดฑเตŠเดฐเตผเดคเตเดฅเดคเตเดคเดฟเตฝ เดธเตเดตเดฟเดšเตเดšเดฟเด™เต เด†เตพเดœเดฟเดฌเตเดฐเดพ เดŽเดจเตเดจเตเด‚ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดพเดตเตเดจเตเดจเดคเดพเดฃเต. เดฌเตเดฐเดฟเดŸเตเดŸเต€เดทเต เดฎเดพเดคเตเดคเดฎเดพเดฑเตเดฑเต€เดทเดจเดพเดฏ George Boole เด†เดฃเต เด‡เดคเดฟเดจเตเดฑเต† เด‰เดชเดœเตเดžเดพเดคเดพเดตเต.


Boolean algebra เดฏเดฟเดฒเต† เด…เดŸเดฟเดธเตเดฅเดพเดจเดชเดฐเดฎเดพเดฏ เดฎเต‚เดจเตเดจเต operations เด†เดฃเต AND, OR, NOT เดŽเดจเตเดจเดฟเดต. เดŽเดจเตเดคเดพเดฃเต เดˆ operations เดฎเดพเดฏเดฟ เดฌเดจเตเดงเดชเตเดชเต†เดŸเตเดŸ เดจเดฟเดฏเดฎเด™เตเด™เดณเต†เดจเตเดจเต script เตฝ เดตเดฟเดถเดฆเดฎเดพเด•เตเด•เดฟเดฏเดฟเดŸเตเดŸเตเดฃเตเดŸเต. เด…เดคเต‡ เดชเต‹เดฒเต† เดคเดจเตเดจเต† เดตเดณเดฐเต†เดฏเดงเดฟเด•เด‚ เด‡เดŸเด™เตเด™เดณเดฟเตฝ เด‰เดชเดฏเต‹เด—เดฟเด•เตเด•เต‡เดฃเตเดŸเดฟ เดตเดฐเตเดจเตเดจเดคเดพเดฃเต De-Morgan's theorem เตฝ เดชเดฑเดฏเตเดจเตเดจ เดฐเดฃเตเดŸเต statements.


เดตเดฟเดตเดฟเดงเด™เตเด™เดณเดพเดฏ boolean expressions เดŽเด™เตเด™เดจเต† เดฒเดณเดฟเดคเดตเตฝเด•เตเด•เดฐเดฟเด•เตเด•เดพเด‚ เดŽเดจเตเดจเดคเดฟเดจเตเดฑเต† เด‰เดฆเดพเดนเดฐเดฃเด™เตเด™เดณเดพเดฃเต เดšเตเดตเดŸเต†เดฏเตเดณเตเดณ scripts เตฝ เด‰เดณเตเดณเดคเต. เดจเดพเด‚ เดจเต‡เดฐเดคเตเดคเต† เดชเดŸเตเดŸเดฟเด•เดฏเดฟเดฒเต‚เดŸเต† เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฟเดฏ เดตเตเดฏเดคเตเดฏเดธเตเดค เดจเดฟเดฏเดฎเด™เตเด™เตพ เด‡เดตเดฟเดŸเต† เดซเดฒเดชเตเดฐเดฆเดฎเดพเดฏเดฟ เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเดฟเดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเต.



เดกเดฟเดœเดฟเดฑเตเดฑเตฝ เด‡เดฒเด•เตเดŸเตเดฐเต‹เดฃเดฟเด•เตเดธเดฟเดฒเต† เดฎเต‚เดจเตเดจเต เด…เดŸเดฟเดธเตเดฅเดพเดจ เดฏเต‚เดฃเดฟเดฑเตเดฑเตเด•เดณเดพเดฃเต AND, OR, NOT เดŽเดจเตเดจเต€ เดฒเต‹เดœเดฟเด•เต เด—เต‡เดฑเตเดฑเตเด•เตพ. Binary number system (0, 1) เดคเตเดคเต† เด…เดŸเดฟเดธเตเดฅเดพเดจเดชเตเดชเต†เดŸเตเดคเตเดคเดฟเดฏเตเดณเตเดณ boolean algebraic เดจเดฟเดฏเดฎเดชเตเดฐเด•เดพเดฐเดฎเดพเดฃเต เดฒเต‹เดœเดฟเด•เต เด—เต‡เดฑเตเดฑเตเด•เดณเตเดŸเต† เดชเตเดฐเดตเตผเดคเตเดคเดจเดคเตเดคเต† เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เต‡เดฃเตเดŸเดคเต. เด“เดฐเต‹ เดฒเต‹เดœเดฟเด•เต เด—เต‡เดฑเตเดฑเตเดฎเดพเดฏเดฟ เดฌเดจเตเดงเดชเตเดชเต†เดŸเตเดŸเต, เด…เดตเดฏเตเดŸเต† เดฒเต‹เดœเดฟเด•เต เดธเดฟเดฎเตเดชเตฝ, เดŸเตเดฐเต‚เดคเตเดคเต เดŸเต‡เดฌเดฟเตพ เดŽเดจเตเดจเดฟเดต เดตเดฟเดถเดฆเต€เด•เดฐเดฟเดšเตเดšเดฟเดŸเตเดŸเตเดฃเตเดŸเต. เดŸเตเดฐเต‚เดคเตเดคเต เดŸเต‡เดฌเดฟเดณเตเด•เดณเต†เดจเตเดจเดพเตฝ, input variables เดจเตเดฑเต† เดฎเดพเดฑเตเดฑเด™เตเด™เตพเด•เตเด•เดจเตเดธเตƒเดคเดฎเดพเดฏเดฟ output เตฝ เด‰เดฃเตเดŸเดพเด•เตเดจเตเดจ เดฎเดพเดฑเตเดฑเด™เตเด™เดณเต† เดชเตเดฐเดคเดฟเดจเดฟเดงเต€เด•เดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจ เดชเดŸเตเดŸเดฟเด•เดฏเดพเดฃเต. Zero bit (0) เดจเต† LOW signal (off ) เด†เดฏเตเด‚ one(1) เดจเต† HIGH signal (ON) เด†เดฏเตเด‚ เดตเต‡เดฃเด‚ เดชเดฐเดฟเด—เดฃเดฟเดฏเตเด•เตเด•เต‡เดฃเตเดŸเดคเต.




Miniterm, maxterm เดŽเดจเตเดจเต€ เดฐเดฃเตเดŸเต เดชเดฆเด™เตเด™เตพ script เตฝ เดชเดฑเดžเตเดžเดฟเดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต เดชเตเดฐเดคเตเดฏเต‡เด•เด‚ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฃเด‚. Sum of Products form (SoP) & Product of Sums form (PoS) เดŽเดจเตเดจเต€ เดฐเดฃเตเดŸเต operations เดฎเดพเดฏเดฟ เดฌเดจเตเดงเดชเตเดชเต†เดŸเตเดŸเดพเดฃเต miniterm and maxterm เดŽเดจเตเดจเต€ เดชเดฆเด™เตเด™เตพ เดฏเดฅเดพเด•เตเดฐเดฎเด‚ เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเดฟเดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต. เดฎเดฑเตเดฑเตŠเดจเตเดจเต Karnaugh Map เด†เดฃเต. Boolean algebra expressions เดจเตเดฑเต† เดฒเดณเดฟเดคเดตเตฝเด•เตเด•เดฐเดฃเด‚ เดŽเดณเตเดชเตเดชเดคเตเดคเดฟเตฝ เดšเต†เดฏเตเดคเต†เดŸเตเด•เตเด•เดพเตป Karnaugh Map เดตเดดเดฟ เดธเดพเดงเดฟเด•เตเด•เตเด‚. Karnaugh Map เดฒเต† เด“เดฐเต‹ cells เด‰เด‚ เด’เดฐเต miniterm เดจเต† เดธเต‚เดšเดฟเดชเตเดชเดฟเดฏเตเด•เตเด•เตเดจเตเดจเต . 


Karnaugh Map เดฒเต† cells เต†เดจเตเดฑ เดŽเดฃเตเดฃเด‚ เดคเต€เดฐเตเดฎเดพเดจเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต boolean expression เดจเดฟเดฒเต† variables เดจเตเดฑเต† เดŽเดฃเตเดฃเดฎเดพเดฃเต. Variables เด‰เด‚ เด…เดตเดฏเตเดŸเต† complements เด‰เด‚ เดšเต‡เตผเดจเตเดจ เดตเดฟเดตเดฟเดง miniterms เด†เด•เตเด‚ เด“เดฐเต‹ เดธเต†เดฒเตเดฒเดฟเดจเต‡เดฏเตเด‚ เดชเตเดฐเดคเดฟเดจเดฟเดงเต€เด•เดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต. n เด†เดฃเต variables เต†เดจเตเดฑ เดŽเดฃเตเดฃเดฎเต†เด™เตเด•เดฟเตฝ 2 (pow n) เด†เด•เตเด‚ เดธเต†เดฒเตเดฒเตเด•เดณเตเดŸเต† เดŽเดฃเตเดฃเด‚ .



Karnaugh Map เดจเตเดฑเต† เดธเดนเดพเดฏเดคเตเดคเดพเตฝ เดคเดจเตเดจเดฟเดŸเตเดŸเตเดณเตเดณ boolean expressions เดจเต† เดŽเด™เตเด™เดจเต† เดฒเดณเดฟเดคเดตเตฝเด•เตเด•เดฐเดฟเด•เตเด•เดพเดฎเต†เดจเตเดจ เด‰เดฆเดพเดนเดฐเดฃเด‚ เดšเตเดตเดŸเต† script เตฝ เดชเดฑเดžเตเดžเดฟเดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเต! Boolean theories เดจเตเดฑเต† เดธเดนเดพเดฏเด‚ เด•เต‚เดŸเดพเดคเต† เดคเดจเตเดจเต† เด‡เดตเดฟเดŸเต† เดฒเดณเดฟเดคเดตเตฝเด•เตเด•เดฐเดฃเด‚ เดธเดพเดงเตเดฏเดฎเดพเด•เตเด•เดพเด‚ เดŽเดจเตเดจเดคเดพเดฃเต เดฎเต‡เตปเดฎ.



Universal gates เดŽเดจเตเดจเดฑเดฟเดฏเดชเตเดชเต†เดŸเตเดจเตเดจ เดฐเดฃเตเดŸเต เด—เต‡เดฑเตเดฑเตเด•เดณเดพเดฃเต NAND gate & NOR gate. เด•เดพเดฐเดฃเด‚, เด‡เดต เด“เดฐเต‹เดจเตเดจเตเด‚ เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเต เดฎเดฑเตเดฑเต เด—เต‡เดฑเตเดฑเต เดธเตผเด•เตเดฏเต‚เดŸเตเดŸเตเด•เตพ เดจเดฟเตผเดฎเตเดฎเดฟเดšเตเดšเต†เดŸเตเด•เตเด•เดพเด‚. Bubbled OR gate & bubbled AND gate เดŽเดจเตเดจเดฟเดตเดฏเต†เดชเตเดชเดฑเตเดฑเดฟ script เตฝ เดชเดฑเดžเตเดžเดฟเดฐเดฟเดฏเตเด•เตเด•เตเดจเตเดจเดคเต เดชเตเดฐเดคเตเดฏเต‡เด•เด‚ เดฎเดจเดธเตเดธเดฟเดฒเดพเด•เตเด•เดฃเด‚.



เดฎเดฑเตเดฑเตŠเดฐเต เดชเตเดฐเดงเดพเดจเดชเตเดชเต†เดŸเตเดŸ gate เด†เดฃเต Exclusive OR gate เด…เดฅเดตเดพ Ex-OR gate. Adder and subtractor circuits เด•เดณเดฟเตฝ เดตเดณเดฐเต† เด…เดงเดฟเด•เด‚ เด‰เดชเดฏเต‹เด—เด‚ เดตเดฐเตเดจเตเดจ เด’เดฐเต เด—เต‡เดฑเตเดฑเดพเดฃเต เด‡เดคเต. Adder and subtractor circuit เด•เตพ combinational logic circuit เด•เดณเตเดŸเต† เด—เดฃเดคเตเดคเดฟเตฝเดชเตเดชเต†เดŸเตเดจเตเดจเดตเดฏเดพเดฃเต. เด‡เดคเตเดคเดฐเด‚ arithmetic logic circuits เดชเดฒ digital electronics devices เดฒเตเด‚ เด‰เดชเดฏเต‹เด—เดฟเดฏเตเด•เตเด•เตเดจเตเดจเตเดฃเตเดŸเต!
Half adder, full adder, half subtractor, full subtractor เดŽเดจเตเดจเดฟเดตเดฏเต† เดธเด‚เดฌเดจเตเดงเดฟเดšเตเดšเต script เตฝ เดธเตเดชเดทเตเดŸเดฎเดพเดฏเดฟ เดชเดฑเดžเตเดžเดฟเดŸเตเดŸเตเดฃเตเดŸเต. เด‡เดคเดฟเตฝ, เดฐเดฃเตเดŸเต single bit numbers เดจเตเดฑเต† addition เดจเตเด‚ subtraction เดจเตเด‚ เดธเดพเดงเตเดฏเดฎเดพเด•เตเด•เตเดจเตเดจเดคเดฟเดจเต เดตเต‡เดฃเตเดŸเดฟเดฏเดพเดฃเต half adder เด‰เด‚ half subtracor เด‰เด‚ เดฏเดฅเดพเด•เตเดฐเดฎเด‚ เด‰เดชเดฏเต‹เด—เดฟเด•เตเด•เตเดจเตเดจเดคเต . Full adder or full subtractor เด†เด•เตเดฎเตเดชเต‹เตพ , เดฏเดฅเดพเด•เตเดฐเดฎเด‚ เด’เดฐเต carry or เด’เดฐเต borrow input เด•เต‚เดŸเดฟ เดšเต‡เตผเดคเตเดคเต 3 Single bit numbers เดตเดฐเตเด‚. เดฐเดฃเตเดŸเต‹ เด…เดคเดฟเดฒเดงเดฟเด•เดฎเต‹ bits เด•เตพ เด‰เดณเตเดณ numbers เด‰เดชเดฏเต‹เด—เดฟเดšเตเดšเตเดณเตเดณ เด—เดฃเดฟเดค เด•เตเดฐเดฟเดฏเดฏเดพเดฃเด™เตเด•เดฟเตฝ full adders เดจเตเดฑเต† combinational circuit เด†เดฏ parallel binary adders เด‰เด‚ full subtractor เดจเตเดฑเต† combinational circuit เด†เดฏ parallel binary subtractors เด‰เด‚ เดฏเดพเดฅเดพเด•เตเดฐเดฎเด‚ เด‰เดชเดฏเต‹เด—เดฟเดฏเตเด•เตเด•เต‡เดฃเตเดŸเดฟ เดตเดฐเตเด‚. 












เดคเตเดŸเตผเดจเตเดจเต เดตเดฐเตเดจเตเดจ module, sequential logic circuits เดจเต† เดธเด‚เดฌเดจเตเดงเดฟเดšเตเดšเดพเดฃเต . เด‡เดคเต เดตเดฐเต† เดชเตเดฐเดคเดฟเดชเดพเดฆเดฟเดšเตเดš เดคเดฐเด‚ combinational logic circuits เตฝ เดจเดฟเดจเตเดจเตเด‚ sequential logic circuits เดจเตเดณเตเดณ เดชเตเดฐเดคเตเดฏเต‡เด• เดตเตเดฏเดคเตเดฏเดพเดธเด‚, เด…เดต memory components เด•เต‚เดŸเดฟเดฏเดพเดฃเต เดŽเดจเตเดจเดคเดพเดฃเต. Bistable multivibrator components เด•เดณเดพเดฏ flip flop เด•เดณเดพเดฃเต sequential logic circuits เดจเตเดฑเต† เด…เดŸเดฟเดธเตเดฅเดพเดจ เด˜เดŸเด•เด‚. Flip-flop เด•เดณเต† เดธเด‚เดฌเดจเตเดงเดฟเดฏเตเด•เตเด•เตเดจเตเดจ เด’เดฐเต detailed session เดชเตเดฑเดฎเต‡ เดตเดฐเตเดจเตเดจเดคเดพเดฃเต.

Thank you one and all for attending this scripted lecture. For any queries and doubts feel free to ask in the comments box.

๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ๐ŸŒฟ